1.5GHz BiCMOS級間電感匹配低雜訊放大器設計

名稱:1.5GHz BiCMOS級間電感匹配低雜訊放大器設計
在一個無線接收系統中，為了獲得良好的總體系統性能，需要一個性能優越的前端，而低雜訊放大器（LNA）就是前端的一個重要組成部分。
由於共源共柵級結構能同時滿足雜訊和功率匹配的要求，因此在LNA的設計中被廣泛採用。但共源級和共柵級之間的匹配是個關鍵問題，筆者通過在其之間插入一個級間匹配電感，使得這個問題得以解決。
低雜訊放大器電路結構
低雜訊放大器作為射頻信號傳輸鏈路的第一級，必須滿足以下要求：首先，具有足夠高的增益及接收靈敏度；其次，具有足夠高的線性度，以抑止干擾和防止靈敏度下降；第三，埠匹配良好，信號能夠有效地傳輸。另外，還要滿足有效隔離、防止信號泄漏以及穩定性等方面的要求。
通常，射頻電路埠要與50Ω阻抗匹配，為了滿足輸入端功率匹配條件，一般採用源極串聯電感反饋匹配結構，如圖1所示。圖2是該結構的小信號圖。
圖1源極串聯電感反饋匹配結構
圖2源極串聯電感反饋匹配結構的小信號圖
在圖1、圖2中，Lg為柵極串連電感，LS為源極串連電感，Cgs為等效柵源電容。由圖2可得：
（1）
當諧振時有：
（2）
其中，
這種結構用電感來等效實電阻進行阻抗匹配，沒有引入過多的雜訊，因此被廣泛採用。
雜訊分析及優化
低雜訊放大器中的雜訊主要包括溝道電流雜訊、感應柵電流雜訊和柵電阻雜訊，其小信號等效電路如圖3所示。
圖3小信號等效雜訊電路
其中，溝道電流雜訊是載流子和熱振動原子的隨機碰撞引起的，其表達式為
（3）
式中，gd0為漏源偏置為0時的漏極輸出電導；為MOS管的跨導；為與器件工藝和偏置相關的常數，值為2/3～2；α=gm/gd0＜1。
另外一個雜訊源是柵電阻雜訊，通過多指狀柵的結構縮減柵電阻的方法可以減小它。
柵電流雜訊則是由於溝道載流子的擾動經由柵電容耦合到柵極形成的，其表達式為
（4）
其中，；δ表示柵雜訊係數，值在4/3～15/2之間。
雜訊係數F定義為輸入信噪比與輸出信噪比的比值：
（5）
式中，G表示功率增益。這裡的雜訊是指總的輸出雜訊與源阻抗在輸出端產生的雜訊的比值，因此我們得到這種結構的低雜訊放大器的雜訊係數為
（6）
（7）
（8）
式中，RS為源阻抗，RL和Rg分別是Lg的等效寄生電阻和MOS管的柵電阻。
在圖1中，忽略了Cgd的影響，但它的存在對電路的影響很大，因為輸出會通過它反饋到輸入，一方面惡化雜訊性能，另一方面促使電路不穩定。所以，要採用兩級級聯結構來抑制柵漏電容，這樣不僅提高了穩定性，改善了雜訊性能，還能提供較大增益。不過最關鍵的就是在兩個MOS管M1和M2之間插入一個片上集成電感Lm，如圖4所示。
圖4共源共柵結構的LNA
原因是M1和M2為單獨的管子，它們之間存在較大的寄生電容，影響了信號的傳輸，從而惡化雜訊係數。而加入的電感能加強他們之間的匹配，使雜訊性能和增益有所改善。
根據不同的級間匹配電感值，增益和雜訊的變化如圖5和圖6所示。
圖5不同電感值增益的變化
圖6不同電感值雜訊的變化
由上圖的結果可知，當匹配電感的值取5nH時，效果最理想。
設計與模擬結果
本設計採用單端結構，全單片集成，具體電路見圖7。
圖7低雜訊放大器電路圖
整個設計基於了TSMC 0.35μm鍺硅射頻工藝模型。為了提高集成度，所有的電感都採用片上集成電感，為平面螺旋八邊形，用頂層金屬繞制而成。輸出端採用的是LC槽電路，諧振時阻抗很大，有選頻和提高增益的作用。
為了降低功耗，電源電壓為1.5V，工作頻率1.5G，靜態功耗約為16.5mW。用Cadence中spectreRF進行模擬，得到輸入反射係數（S11）和輸出反射係數（S22）分別為－7.4dB和－20.8dB。
由於採用級間匹配電感，中心頻率處的電路增益提高了約3dB，達17.7dB，提高了約20％；雜訊係數降低了約 0.45dB，為2.05dB，降低了約18％，變化曲線如圖8和圖9所示。
圖8匹配前後的增益變化
圖9匹配前後的雜訊變化
低雜訊放大器除了提供較低的雜訊，較高的增益外，還需要有較好的線性度，以避免較強信號的干擾。線性度一般用三階交調點（IP3）來衡量，包括輸入三階交調點（IIP3）和輸出三階交調點（OIP3），可以採用雙音測試法來測量，即在輸入端加入兩個頻率相近幅值相等的兩個信號，然後改變幅值來測量，結果如圖10所示。輸入三階交調點（IIP3）約為5.2dBm。
圖10放大器的線性度（IIP3）