Verilog-HDL模擬軟體ModelSim 的基本操作

Verilog-HDL與CPLD/FPGA設計應用講座

 第 4 講 Verilog-HDL模擬軟體的基本操作  
   
4.1 建立新的工程文件  
4.2 一個最簡單的模擬實例  

　　在本講以Xilinx WebPACK 4.1 ModelSim XE Starter為例，說明模擬軟體的基本操作。

4.1 建立新的工程文件

　　啟動Xilinx WebPACK 4.1 ModelSim XE Starter后，選中【File】菜單中的【New】菜單項，然後選擇【Project】選項。如圖1所示。

 
圖1 建立一個新的工程文件

　 單擊后，在彈出的對話框內適當填寫工程文件名，如圖2所示。單擊【OK】后，一個新的工程文件就建立了。

 
圖2 工程文件名稱及位置的填寫

4.2　一個最簡單的模擬實例［To top］

　　下面，用一個"與"運算的模擬應用例子來說明ModelSim XE模擬軟體的操作過程。通過這個最簡單的例子，可以基本掌握該軟體的使用方法。
　　編輯如下兩個文件
　　/* exp1-1.v */
　　module AND2 ( A, B, OUT );
　　input A, B;
　　output OUT;
　　　　and U1 ( OUT, A, B );
　　endmodule

/* fig1-9.tst */
　`timescale 1ns/1ns
　　module AND2_TEST;
　　reg A, B;
　　wire OUT;
　　AND2 AND2 (A, B, OUT);
　　initial begin
　　A = 0; B = 0;
　　#100 A = 1;
　　#100 A = 0; B = 1;
　　#100 A = 1;
　　#200 $finish;
　　end
　　endmodule
　　第一個是與門邏輯的Verilog-HDL描述，第二個是相應的頂層模塊（測試程序），將這兩個文件拷貝到test的目錄下，如圖3所示。
 
 

　　　　　　圖3 工作目錄下的文件
　　然後,在【Project】選項中單擊滑鼠右鍵,就彈出圖4所示的快捷菜單。選中【All file to Project...】菜單項並單擊,就出現圖5所示的畫面。
  
 
　　　　　　　　　圖4 添加文件的快捷菜單
　　在圖5所示的【Add file to Project】對畫框中，通過【Browse...】瀏覽路徑，然後在【File Name】中填寫將要添加的文件的名稱。

  
 
　　　　　　　　　　　圖5 【Add file to Project】對畫框
　　單擊【Browse...】，出現圖6所示的對話框。用於選擇將要增加到工程中的文件。

　　　　　　　　　　　　　圖6 選擇將要增加的文件
　　如圖6所示，將文件類型選中【All Files（*.*）】選項，並選擇好文件。然後，單擊【打開】，就可將"*.v"文件和"*.tst"文件載入到工程文件中了。如圖7所示。

  
 　　　　　　　　圖7 添加文件后的【Add file to Project】對畫框
　　單擊【OK】，就可以看到在【Project】選項卡中，出現"*.v"和"*.tst"文件了。如圖8所示。

  
 　　　　　　　　　　　圖8 添加文件的畫面
　然後，仍然在【Project】選項卡區域中單擊滑鼠右鍵，就會出現進行編譯的快捷菜單。如圖9所示 。
  
 　　　　　　　　　　　　圖9 進行編譯的快捷菜單
　　　選中【Compile All】菜單項並單擊，就會編譯剛才載入的文件。單擊【Library】選項卡，出現被編譯后的模塊，如圖10所示。
 
  
　　　　　　　　　　　　圖10 被編譯的模塊
　　雙擊該模塊，就會出現【sim】選項卡。如圖11所示。
  
 
　　　       　　　　　　圖11 【sim】選項卡
　　選擇【Design】菜單中的【Compile】菜單項，再次編譯。如圖12所示。這次編譯不同於前一次的編譯。第一次是將"*.v"文件及 "*.tst"文件全部進行編譯，產生編譯程序。而這次編譯主要是為下一步裝載測試程序而準備的。所以，這次可以只選擇要測試的程序進行編譯。
  
 
　　　　　　　　　　　圖12 再次編譯
　　如圖13所示，選擇測試程序文件。並把"文件類型"選中【All Files（*.*）】選項。然後，順序單擊【Compile】和【Done】。出現圖14所示畫面。
  
 
　　　　　　　　　　圖13 選擇被編譯的文件
 
 
　　　　　　　　　　圖14 編譯后的畫面
　　選擇【Design】菜單中的【Load Design...】菜單項 ,裝載測試程序文件。如圖15所示。

  
 
　　　　　　　　　　圖15 選擇裝載測試程序
　　出現圖2.41所示的裝載測試程序的對話框。選中【Design】選項卡中的測試程序文件，單擊"load"就完成了裝載。
  
 
　　　　　　　　　　　圖16 裝載測試程序對話框
　　下面，就可以運行程序，並觀察結果了。
　　如圖17所示，選中【View】菜單中的【All】菜單項。
  
 
　　　　　　　　　　圖17 選擇所有測試環境
　　可以看到"*.v"文件、數據流和波形顯示框等畫面。如圖18所示。
 
圖18 一個綜合的模擬畫面
　　如圖19所示,選中【signals】中的所有信號。用滑鼠拖動到右面畫面【wave default】中，如圖20所示。
   
　　　　　　　　　　　　　　　圖19 選中所有信號
 
 
　　　　　　　　　　　　　　　圖20 將信號拖至波形顯示框
　　然後,選中【Run】菜單中的【Run-All】菜單項並單擊。如圖21所示。
  
 
　　　　　　　　　　　　　圖21 運行程序
　　隨後，會出現圖22的對話框。單擊【否】后，就會出現圖23畫面中的波形。
 
 
　　　　　圖22 選擇對話框
 
 

　　　　　　　　　　圖23 一個二"與"門的模擬結果

參考文獻：
1. 夏宇聞：複雜數字電路與系統的Verilog HDL設計技術，北京航空航天大學出版社，1998.
2. 常曉明：Verilog-HDL實踐與應用系統設計，北京航空航天大學出版社, 2003.1.