Cadence PCB 設計學習筆記

一、安裝：
   SPB15.2 CD1～3，安裝1、2，第3為庫，不安裝
   License安裝：
        設置環境變數lm_license_file   D:Cadencelicense.dat
        修改license中SERVER yyh ANY 5280為SERVER zeng ANY 5280

二、用Design Entry CIS(Capture)設計原理圖
  進入Design Entry CIS Studio
    設置操作環境OptionsPreferencses:
      顏色：colors/Print
      格子：Grid Display
      雜項：Miscellaneous
      .........常取默認值
    配置設計圖紙：
      設定模板：OptionsDesign Template:（應用於新圖）      
      設定當前圖紙OptionsSchematic Page Properities 
  創建新設計 
    創建元件及元件庫
      FileNewLibrary(...Labrary1.OLB) 
      DesignNew Part...(New Part Properties)
        Parts per 1/2/..(封裝下元件的個數)
        Pakage Type:（只有一個元件時，不起作用）
          Homogeneous:複合封裝元件中（多個元件圖組成時）每個元件圖都一樣（default適用於標準邏輯）
          Heterogeneous:複合封裝元件（多個元件圖組成時）中使用不一樣的元件圖(較適用於大元件)
            一個封裝下多個元件圖，以View ext part(previous part)切換視圖
        Part Numbering:
            Alphabetic/numeric
        Place(PIN...Rectangle)      
      建立項目FileNewProject
        Schematic ew page (可以多張圖：
          單層次電路圖間，以相同名稱的“電路埠連接器”off-page connector連接
          層次式電路圖：以方塊圖（層次塊Hierarchical Block...）來代替實際電路的電路圖，以相同名稱Port的配對內層電路，內層電路之間可以多張，同單層連接
      繪製原理圖
        放置元器件：Place
          元件：Part（來自Libraries,先要添加庫）
          電源和地（power gnd）
        連接線路
          wire
          bus：與wire之間必須以支線連接，並以網標(net alias)對應（wire:D0，D1....D7;bus:D[0..7]）
            數據匯流排和數據匯流排的引出線必須定義net alias
        修改元件序號和元件值
      創建分級模塊（多張電路圖）
        平坦式（單層次）電路：各電路之間信號連接，以相同名稱的off-page connector連接
        層次式電路圖：以方塊圖（層次塊Hierarchical Block...）來代替實際電路的電路圖，以相同名稱Port的配對內層電路，內層電路之間可以多張，同單層連接 
      標題欄處理：
        一般已有標題欄，添加：PlaceTitle Block（）
    PCB層預處理
      元件的屬性
        編輯元件屬性
          在導入PCB之前，必須正確填寫元件的封裝（PCB Footprint） 
        參數整體賦值（框住多個元件，然後Edit Properties）
        分類屬性編輯
          Edit PropertiesNew ColumnClass:IC(IC,IO,Discrete三類，在PCB中分類放置)
        放置定義房間（Room）                  
          Edit PropertiesNew ColumnRoom
      添加文本和圖像
        添加文本、點陣圖（Place...）
      原理圖繪製的後續處理（切換到項目管理器窗口，選中*.DSN文件，然後進行后處理————DRC檢查、生成網表及元器件清單）
        設計規則檢查（ToolsDesign Rules Check...）      
          Design Rules Check
            scope(範圍):entire（全部）/selection（所選）
            Mode(模式)：
              occurences(事件：在同一繪圖頁內同一實體出現多次的實體電路）
              instance(實體：繪圖頁內的元件符號)
                如一複雜層次電路，某子方塊電路重複使用3次，就形成3次事件；子方塊電路內本身的元件則是實體。
            Action（動作）：check design rules/delete DRC    
            Report（報告）：
              Create DRC markers for warn(在錯誤之處放置警告標記)
              Check hierarchical port connection(層次式埠連接)
              Check off-page connector connection(平坦式埠連接)
              Report identical part referenves(檢查重複的元件序號)
              Report invalid package (檢查無效的封裝)
              Report hierarchical ports and off-page connector(列出port和off-page 連接)
              Check unconnected net
              Check SDT compatible
              Report all net names
              View output
          ERC Matrix
        元件自動編號（ToolsAnnotate）
          scope：Update entire design/selection
          Action；
            Incremental/unconfitional reference update
            reset part reference to "?"
            Add/delete Intersheet Reference（在分頁圖紙的埠的序號加上/刪除圖紙的編號）
          Combined property
          Reset reference numbers to begin at 1 each page
          Do not change the page number      
        自動更新器件或網路的屬性（ToolsUpdate Properties...）
          scope：Update entire design/selection  
          Action：
            use case inseneitive compares
            convert the update property to uppercase
            ynconditionally update the property
            Do not change updated properties visibility 
     
三、Allegro的屬性設定       
  Allegro界面介紹：
    Option(選項)：顯示正在使用的命令。                
    Find（選取）
      Design Object Find Filter選項：
        Groups(將1個或多個元件設定為同一組群)
        Comps（帶有元件序號的Allegro元件）
        Symbols（所有電路板中的Allegro元件）
        Functions（一組元件中的一個元件）
        Nets（一條導線）
        Pins(元件的管腳) 
        Vias（過孔或貫穿孔）
        Clines（具有電氣特性的線段：導線到導線；導線到過孔；過孔到過孔）
        Lines（具有電氣特性的線段：如元件外框）
        Shapes（任意多邊形）
        Voids（任意多邊形的挖空部分）
        Cline Segs(在clines中一條沒有拐彎的導線)
        Other Segs(在line中一條沒有拐彎的導線)
        Figures（圖形符號）
        DRC errors（違反設計規則的位置及相關信息）
        Text（文字）
        Ratsnets（飛線）
        Rat Ts（T型飛線）
      Find By Name選項
        類型選擇：Net網路；Symbol符號；Devtype設備類型；Property屬性；Group分組
        類別選擇:Name（在左下角填入）元件名稱；List列表；Objecttype            
    Visiblity(層面顯示)
      View欄
      Conductors欄：針對所有走線層做開和關
      Planes欄：針對所有電源/地層做開和關
      Etch欄：走線
      Pin欄：元件管腳
      Via欄：過孔
      Drc欄：錯誤標示
      All欄：所有層面和標示 
  定製Allegro環境
    文件類型：
      .brd(普通的電路板文件)
      .dra(Symbols或Pad的可編輯保存文件)
      .pad（Padstack文件，在做symbol時可以直接調用）
      .psm（Library文件，保存一般元件）
      .osm(Library文件，保存由圖框及圖文件說明組成的元件)
      .bsm(Library文件，保存由板外框及螺絲孔組成的元件)   
      .fsm(Library文件，保存特殊圖形元件，僅用於建立Padstack的Thermal Relief)
      .ssm(Library文件，保存特殊外形元件，僅用於建立特殊外形的Padstack)
      .mdd(Library文件，保存module definition)
      .tap(輸出的包含NC drill數據的文件)
      .scr（Script和macro文件）
      .art(輸出底片文件)
      .log（輸出的一些臨時信息文件）
      .color(view層面切換文件)
      .jrl(記錄操作Allegro的事件的文件)
    設定Drawing Size（setupDrawing size....）
    設定Drawing Options(setupDrawing option....)
      status:on-line DRC(隨時執行DRC)
        Default symbol height   
      Display：
        Enhanced Display Mode:
          Display drill holes:顯示鑽孔的實際大小
          Filled pads：將via 和pin由中空改為填滿
          Cline endcaps：導線拐彎處的平滑
          Thermal pads：顯示Negative Layer的pin/via的散熱十字孔
    設定Text Size（setupText Size....）  
    設定格子（setup grids...）
      Grids on:顯示格子
      Non-Etch:非走線層
      All Etch:走線層  
      Top：頂層
      Bottom：底層
    設定Subclasses選項（setupsubclasses...）
      添加刪除 Layer
        New Subclass..
    設定B/Bvia(setupViasDefine B/Bvia...)     
  設定工具欄
    同其他工具，    
  元件的基本操作    
    元件的移動：（EditMoveOptions...)
      Ripup etch：移動時顯示飛線
      Stretch etch：移動時不顯示飛線
    元件的旋轉：（EditSpinFindSymbol）
    元件的刪除：（EditDelete）
  信號線的基本操作：
    更改信號線的寬度（EditChangeFindClines）optionlinewidth   
    刪除信號線（EditDelete）
    改變信號線的拐角（EditVertex）
    刪除信號線的拐角（EditDelete Vertex） 
  顯示詳細信息：
  編輯窗口控制菜：
  常用元件屬性（Hard_Location/Fixed）
  常用信號線的屬性
    一般屬性：
      NO_RAT；去掉飛線
    長度屬性：propagation_delay
    等長屬性：relative_propagation+delay
    差分對屬性：differential pair
  設定元件屬性(EditProperities) 
    元件加入Fixed屬性：（EditProperitiesfindcomps..）   
    設置(刪除)信號線：Min_Line_width:(EditProperitiesfind ets) 
    設定差分對屬性：setupElectrical constraint spread sheetNet outingdifferential pair

四、高速PCB設計知識（略）

五、建立元件庫： 
通孔焊盤的設計：
  1、定義：類型Through，中間層（fixed），鑽孔Drill/slot（圓形，內壁鍍錫plated，尺寸）
  2、層的定義：BEGIN Layer（Top）層：REGULAR-PAD ＜ THERMAL-PAD ＝ ANTI-PAD 
        END LAYER（同BEGIN,常用copy begin layer, then paste it） 
        TOP SOLDERMASK:只定義REGULAR-PAD ，大於（Begin layer層regular-pad,約為1.1~1.2倍）
        BOTTOM SOLDERMASK（同Top soldermask,常用Top soldermask, then paste it）
       例1 //---------------------------------------------------------------------------------------     
           Padstack Name: PAD62SQ32D
           
           *Type:  Through
           *Internal pads: Fixed
           *Units:  MILS
           Decimal places: 4
           
           Layer Name  Geometry  Width Height  Offset (X/Y) Flash Name Shape Name
           ------------------------------------------------------------------------------------------------------------------
           *BEGIN LAYER
              *REGULAR-PAD   Square   62.0000 62.0000   0.0000/0.0000  
              *THERMAL-PAD   Circle   90.0000 90.0000   0.0000/0.0000  
              *ANTI-PAD      Circle   90.0000 90.0000   0.0000/0.0000  
           *END LAYER（同BEGIN,常用copy paste） 
              DEFAULT INTERNAL（Not Defined ）
           *TOP SOLDERMASK
              *REGULAR-PAD   Square   *75.0000 75.0000   0.0000/0.0000  
           *BOTTOM SOLDER MASK
              *REGULAR-PAD   Square   *75.0000 75.0000   0.0000/0.0000  
              TOP PASTEMASK（Not Defined ）
              BOTTOM PASTEMASK（Not Defined ）
              TOP FILMMASK（Not Defined ） 
              BOTTOM FILMMASK（Not Defined ）  
              NCDRILL
                32.0000  Circle-Drill  Plated  Tolerance: +0.0000/-0.0000  Offset: 0.0000/0.0000
              DRILL SYMBOL
                Square  10.0000 10.0000
           －－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－

表貼焊盤的設計：
  1、定義，類型single，中間層（option），鑽孔（圓形，內壁鍍錫plated，尺寸一定為0）
  2、層的定義：BEGIN Layer（Top）層：只定義REGULAR-PAD 
        TOP SOLDERMASK:只定義REGULAR-PAD ，大於（Begin layer層regular-pad,約為1.1~1.2倍）
        例2   －－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－
           Padstack Name: SMD86REC330
           *Type:  Single
           *Internal pads: Optional
           *Units:  MILS
           Decimal places: 0
           Layer Name  Geometry  Width Height  Offset (X/Y) Flash Name Shape Name
           ------------------------------------------------------------------------------------------------------------------
           *BEGIN LAYER
            *REGULAR-PAD   Rectangle  86 330   0/0  
              THERMAL-PAD   Not Defined       
              ANTI-PAD      Not Defined       
           
              END LAYER（Not Defined ）
              DEFAULT INTERNAL（Not Defined ）
           *TOP SOLDERMASK
              *REGULAR-PAD   Rectangle  100 360   0/0  
              BOTTOM SOLDERMASK（Not Defined ） 
              TOP PASTEMASK（Not Defined ）  
              BOTTOM PASTEMASK（Not Defined ）
              TOP FILMMASK（Not Defined ）
              BOTTOM FILMMASK（Not Defined ）
              NCDRILL（Not Defined ）
              DRILL SYMBOL
                   Not Defined  0 0           
           －－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－  

手工建立元件（主要包含四項：PIN;Geometry:SilkScreen/Assembly;Areas:Boundary/Height;RefDes：SilkScreen/Display）
  注意：元件應放置在坐標中心位置，即(0,0)
  1、File ew..package symbol
  2、設定繪圖區域：SetupDrawing size...Drawing parameter...
  3、添加pin：選擇padstack  ，放置，右排時改變text offset（預設為-100,改為100）置右邊         
  4、添加元件外形：（Geometery）
     *絲印層Silkscreen：AddLine(OptionActive:package geometery;subclass:silkscreen_top)         
     *裝配外框Assembly：AddLine(OptionActive:package geometery;subclass:Assembly_top)       
  5、添加元件範圍和高度：（Areas）
     *元件範圍Boundary:SetupAreaspackage boundary....Add Line(OptionActive Class:Package geometry;subclass:Package_bound_top)
     *元件高度Height:SetupAreaspackage Height....Add Line(OptionActive Class:Package geometry;subclass:Package_bound_top)     
  6、添加封裝標誌：（RefDes）LayoutLabelsResDs...）
     *底片用封裝序號（ResDes For Artwork）:Pin1附近（...RefDes:Silkscreen_Top)         
     *擺放用封裝序號（ResDes For Placement）:封裝中心附近（...RefDes:Display_Top)  
     *封裝中心點（Body center）:指定封裝中心位置(AddTextPackage Geometery:Boby_centre) 
  7、建立Symbol文件：FileCreate Symbol  

利用嚮導建立

五、建立電路板
1、建立Mechanical Symbol(FileNew...mechanical symbol)
  繪製外框（outline）：OptionsBoard geometry:outline
  添加定位孔：Optionspadstack
  傾斜拐角:（dimensionchamfer）
  尺寸標註：ManfactureDimension/DraftParameters...
  設定走線區域：shapepolygon...option oute keepin:all
  設置擺放元件區域：Editz-copy shape...optionspackage keepin:all;size:50.00;offset:xx
  設置不可擺放元件區域：setupareaspackage keepout....optionspackage keepout:top
  設定不可走線區域：setupareas oute keepout....options oute keepout:top
  保存（Filesave:xx.dra）

六、建立電路板（FileNew...oard）
1、建立文件
  放置外框Mechanical symbols和PCB標誌文件Fomat symbols：PlaceManually...placement listMechanical symbols。
  放置定位孔元件：PlaceManually...placement listMechanical symbols。（同前一種效果）
  放置光學定位元件
  設置工作grid
  設定擺放區間（AddRectangle:   optionsBoard Geometry；Top Room
  設定預設DRC值：SetupConstraints...
  設定預設貫穿孔（via）
  增加走線內層：setupsubclass... 
    DRC as photo Film Type:Positive正片形式，對應Layer type為Conductor；negative:負片對應Layer type為Plane
2、保存電路板文件
3、讀入Netlist：FileImportLogic...         

七、設置約束規則
1、Allegro中設置約束規則（SetupConstraints..）Spacing Rules和 Physical Rules
2、設置默認規範...setconstraintsset standard value
3、設置和賦值高級間距規範 ：
  設定間距規範值:set value
  設定間距的Type屬性:EditProperties ets....D6/8，同組間距為6；與其他信號線間距為8mil
  添加規範值set valueadd...   
4、設置和賦值高級物理規範 ：（基本同上）
  設定物理規範值:
5、建立設計規範的檢查(setup constraits... )

八、布局
1、手動擺放元件：Placemanually......
  查看元件屬性：DisplayElemant;;FindComps;單擊要查看屬性的元件
2、自動擺放元件：PlaceQuick Place......  
3、隨機擺放：EditMove...
4、自動布局：Place auto Place
  網格：Top Grid..
  設置元件進行自動布局的屬性:EditProperties Find ..more..
5、設定Room：
  設定Room:add ectangle;optionsoard geometry op room  
  給Room定義名字;Add ext;optionsoard geometry op room
  定義該Room所限制的特性和定義某些元件必須放置在該Room中：
    定義Room所限制的特性：EditProperties;選中Room；Edit properties;Room_type=hard(指定room的元件必須放Room中)
    定義放入Room中的元件：Editproperties;Finf...more...Room=...
6、擺放調整（Move、Mirror、Spin）    
7、交換（swap）（配合原理圖使用，比較少用）  
8、未擺放元件報表（ToolReport...）
9、已擺放元件報表（ToolReport...）       

九、原理圖與Allegro交互參考
1、原理圖交互參考的設置方法
  Capture中元件屬性PCB FootPrint輸入Allegro可識別的元件封裝；
2、Capture與Allegro的交互
  Capture:ToolsCreate netlist....
  Allegro:placeManually；
  Capture:OptionPreferences...MiscellaueousEnable Intertool communication
  Capture和Allegro的交互操作：
    Allegro：DisplayHighLight;對應Capture中元件高亮
    Capture：選中元件右鍵Allegro select;對應Allegro選中其封裝；
    Capture修改原理圖：**.dsnCreate Netlist...Create or Update Allegro BoardInput Board;Output Board

10、建立電源與接地層  
添加層：SetupSubclass...EtchLayout Cross section(...)
    Top/Bottom；CopperConductorTop/BottonPositive
    FR-4:Dielectric
    VCC/GND:CopperPlaneVCC/GNDNegative
鋪設VCC層面：AddLine;OptionsetchVcc ;shapecompose shapevcc plane;單擊外框，系統自動添加VCC平面
    也可以使用Shape add rectangle；注意指定net；以替換 dummy net 
鋪設GND層面：        
   電源層分割的問題：使用Shape Void rectangle隔開plane 然後在這裡添加另一電源層平面，注意指定net；以替換 dummy net